Mémoire vive dynamique de circuits intégrés d'IS41LV16100C-50TLI ISSIElectronic
1.FEATURES
• Entrées et sorties compatibles de TTL ; entrée-sortie de trois états
• Régénérez l'intervalle :
— L'automobile de régénèrent le mode : Mme de /16 de 1 024 cycles
— Réservé RAS, CAS-avant-RAS (CBR), et caché
— L'individu régénèrent le mode : Mme de /128 de 1 024 cycles
• Pinout standard de JEDEC
• Alimentation d'énergie simple :
5V ± 10% (IS41C16100C)
3.3V ± 10% (IS41LV16100C)
• L'octet écrivent et l'octet l'opération "lecture" par l'intermédiaire de deux CAS
• Température ambiante industrielle : -40oC à +85oC
2.DESCRIPTION
TheISSIIS41C16100CandIS41LV16100Care1,048,576
dynamique performante de 16 bits de x CMOS à accès sélectif
Souvenirs. Ces dispositifs offrent un accès de cycle ont appelé
Mode page prolongé de sortie de données (EDO). EDO Page Mode
permet 1 024 accès sélectifs dans une rangée simple avec
durée de cycle d'accès aussi sous peu que 30 NS par mot de 16 bits. Il est
asynchrone, car il n'exige pas une entrée de signal d'horloge
pour synchroniser les commandes et l'entrée-sortie.
ThesefeaturesmaketheIS41C/41LV16100Cideallysuited
pour les graphiques à grande largeur de bande, traitement numérique du signal,
systèmes d'ordinateur à haut rendement, et périphérique
applications avec lesquelles courez sans horloge pour synchroniser
la DRACHME.
L'IS41C/41LV16100C est empaqueté dans 42 une borne 400 mil
SOJ et goupille de 400 mils 50/44 TSOP (type II)
PARAMÈTRES DE LA SYNCHRONISATION 3.KEY
CONFIGURATIONS 4.PIN 50(44) - Pin TSOP (type II)
SCHÉMA FONCTIONNEL 5.FUNCTIONAL
la description 6.Functional L'IS41C/41LV16100C est une DRACHME de CMOS optimisée pour la largeur de bande ultra-rapide, applications de puissance faible. Pendant la LECTURE ou ÉCRIRE des cycles, chaque peu est uniquement adressé par les 16 peu d'adresse. Ceux-ci sont entrés dix bits (A0-A9) au temps. L'adresse de rangée est verrouillée par le stroboscope d'adresse de rangée (RAS). L'adresse de colonne est verrouillée par le stroboscope d'adresse de colonne (CAS). RAS est employé pour verrouiller les neuf premiers bits et CAS est employé pour verrouiller les derniers neuf bits. L'IS41C/41LV16100C a deux contrôles de CAS, LCAS et UCAS. Les entrées de LCAS et d'UCAS intérieurement produit d'un signal de CAS fonctionnant d'une façon identique à l'entrée simple de CAS sur les 1M autres x 16 drachmes. La différence principale est que chaque CAS commande sa logique de trois états correspondante d'entrée-sortie (en même temps qu'OE et NOUS et RAS). Contrôles de LCAS I O0 par les contrôles I/O8 d'I/O7 et d'UCAS par I/O15. La fonction d'IS41C/41LV16100C CAS est déterminée par le premier BAS transitioning de CAS (LCAS ou UCAS) et la dernière HAUTE arrière transitioning. Les deux contrôles de CAS donnent l'IS41C16100C et la LECTURE d'OCTET d'IS41LV16100C et l'OCTET ÉCRIVENT des capacités de cycle. Le cycle de mémoire du cycle de mémoire A est lancé par pour apporter RAS BAS et il est terminé en renvoyant RAS et HAUTE de CAS. À assure l'opération appropriée de dispositif et l'intégrité des données n'importe quel cycle de mémoire, onceinitiated, mustnotbeendedoraborted avant le temps minimum de tras a expiré. Un nouveau cycle ne doit pas être lancé jusqu'au trp minimum de temps de pré-charge, tcp s'est écoulé. Le cycle lu A a lu le cycle est lancé par le bord en baisse de CAS ou OE, bout de whicheveroccurs, adresse de whileholdingWEHIGH.Thecolumn doit être tenu pendant un temps minimum spécifique par le goudron. Les données deviennent valides seulement quand le trac, le taa, le tcac et le toea sont tous satisfaisants. En conséquence, le temps d'accès dépend des relations de synchronisation entre ces paramètres. Écrivez le cycle A écrivent le cycle est lancé par le bord en baisse de CAS et de NOUS, celui qui se produit pour la dernière fois. Les données d'entrée doivent être valides à ou beforethefallingedgeofCASorWE, whicheveroccursfirst. L'automobile régénèrent le cycle pour maintenir les données, 1 024 régénèrent des cycles sont exigées dans chacun période de 16 Mme. Il y a deux manières de régénérer la mémoire. 1. En synchronisant chacune des 1 024 adresses de rangée (A0 par A9) avec RAS du moins une fois que chaque maximum tref. N'importe quelle lecture, écrivent, lecture-modifient-writeorRAS-onlycyclerefreshestheaddressed la rangée. 2. Utilisant a CAS-avant-RAS régénérez le cycle. ThefallingedgeofRAS de CAS-beforeRASrefreshisactivatedby, tout en tenant CAS BAS. Dans CAS-avant-RAS régénérez 9 internes cyclean que le compteur de bits fournit les adresses de rangée et les entrées externes d'adresse sont ignorées. CAS-avant-RAS est un mode réservé régénérer et aucun accès aux données ou sélection de dispositif n'est permis. Ainsi, la sortie demeure dans le haut-z état pendant le cycle. L'individu régénèrent le cycle que l'individu régénèrent permet l'utilisateur une dynamique régénère, mode de conservation de données au prolongé régénèrent la période de Mme 128 c.-à-d., 125 µs par rangée quand utilisant CBR distribué régénère. La caractéristique permet également à l'utilisateur le choix d'un mode de conservation de données de puissance faible entièrement statique et. L'individu facultatif régénèrent la caractéristique est lancé en exécutant un CBR régénèrent le cycle et tenir le BAS de RAS pour le tRAS spécifique. L'individu régénèrent le mode est terminé en conduisant la HAUTE de RAS pendant un temps minimum de retard de tRP.This tient compte de l'achèvement de tout interne régénèrent les cycles qui peuvent être dans le processus à l'heure de la transition À HAUTEUR basse de RAS. Si le contrôleur de DRACHME emploie distribué régénérez l'ordre, un éclat régénèrent n'est pas exigé lors de sortir l'individu régénèrent. Cependant, l'iftheDRAMcontrollerutilizesaRAS-onlyorburst régénèrent l'ordre, chacune des 1 024 rangées doit être régénéré dans l'interne moyen la vitesse de régénération, avant la reprise du fonctionnement normal. Des données prolongées hors de l'opération de mode page d'EDO de mode page permettent à chacune des 1 024 colonnes dans une rangée choisie d'être directement accédées à un débit élevé. En mode page d'EDO lu le cycle, les données- est tenu sur du prochain le bord en baisse cycle de CAS, au lieu du bord de montée. Pour cette raison, le temps valide de sortie de données en mode page d'EDO est prolongé comparé au mode page rapide. En mode page rapide, le temps valide de sortie de données devient tout plus courte que la durée de cycle de CAS devient plus courte. Par conséquent, en mode page d'EDO, la marge de synchronisation dans le cycle lu est plus grande que celle du mode page rapide même si la durée de cycle de CAS devient plus courte. En mode page d'EDO, dû à la fonction prolongée de données, la durée de cycle de CAS peut être plus courte qu'en mode page rapide si la marge de synchronisation est identique. TheEDOpagemodeallowsbothreadandwriteoperations pendant un cycle de RAS, mais la représentation est équivalent à celui du mode page rapide dans ce cas. Puissance-sur pendant Puissance-sur, RAS, UCAS, LCAS, et NOUS doivent tout dépister avec Vdd (HAUTE) pour éviter des pointes de courant, et permettent à l'initialisation de continuer. Une première pause de 200 µs est exigée suivie d'un minimum de huit cycles d'initialisation (toute combinaison des cycles contenant un signal de RAS).
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